電荷耦合器件CCD(Charge Coupled Device)是一種金屬－氧化物－半導(dǎo)體結(jié)構(gòu)的新型圖像傳感器器件。它能存儲(chǔ)由光產(chǎn)生的信號(hào)電荷，當(dāng)對(duì)它施加特定的時(shí)序信號(hào)時(shí)，其存儲(chǔ)的信號(hào)電荷便可在CCD內(nèi)部作定向傳輸而實(shí)現(xiàn)自掃描。由于它具有幾何精度高、穩(wěn)定性好、噪音小等優(yōu)點(diǎn)，因而在遙感遙測(cè)、天文測(cè)量、非接觸工業(yè)測(cè)量、光學(xué)圖像處理等領(lǐng)域得到了廣泛應(yīng)用。近年來隨著大面陣CCD生產(chǎn)工藝水平的提高和價(jià)格的下降，極大地促進(jìn)了數(shù)碼相機(jī)、數(shù)碼攝像機(jī)等新興消費(fèi)類電子產(chǎn)品的發(fā)展，并迅速形成驚人的市場(chǎng)規(guī)模。本文主要討論面向高分辨率面陣CCD的一種新型信號(hào)采集系統(tǒng)的軟硬件設(shè)計(jì)和實(shí)現(xiàn)。該系統(tǒng)可用于數(shù)碼相機(jī)以及對(duì)分辨率要求較高的圖像處理場(chǎng)合。

1 系統(tǒng)設(shè)計(jì)
　　系統(tǒng)的原理框圖如圖1所示，被觀測(cè)物經(jīng)過光學(xué)鏡頭映射在CCD圖像傳感器的光敏陣列上，通過CCD內(nèi)部將光信號(hào)轉(zhuǎn)化為電信號(hào)。當(dāng)時(shí)序發(fā)生器對(duì)其施加特定時(shí)序的脈沖時(shí)，每個(gè)像素的電荷信號(hào)將被依次移出CCD并經(jīng)放大變成電壓幅度不等的模擬信號(hào)。這些信號(hào)將會(huì)被送到外部獨(dú)立的模擬前端(AFE)電路并轉(zhuǎn)換為數(shù)字信號(hào)，這些數(shù)字信號(hào)就是傳感器捕捉到的原始圖像信息。在本系統(tǒng)中，采用AD公司新近推出的AD9995芯片，它集成了時(shí)序發(fā)生器、模擬前端以及A/D轉(zhuǎn)換器的功能。AD9995中的時(shí)序發(fā)生器(Time Generator)產(chǎn)生CCD的驅(qū)動(dòng)脈沖(V1～V6，H1～H4)，CCD在驅(qū)動(dòng)脈沖的作用下輸出像素電壓信號(hào)給AD9995，由AD9995內(nèi)部的模擬前端電路調(diào)理后經(jīng)A/D轉(zhuǎn)換器產(chǎn)生數(shù)字信號(hào)并行輸出;之后這些數(shù)字信號(hào)通過DSP的PPI接口，在DSP中的DMA控制器控制下，高速存儲(chǔ)到DSP的外部存儲(chǔ)器SDRAM中，以待進(jìn)一步的圖像處理。

2系統(tǒng)硬件組成及實(shí)現(xiàn)
2.1 ＣCD芯片
　　本系統(tǒng)采用的ICX432DQF是SONY公司生產(chǎn)的一款3.24M有效像素的行間傳送面陣CCD(如圖2所示)，它具有高感光度，暗電流非常小，并帶有電子快門功能，要求的水平驅(qū)動(dòng)時(shí)鐘頻率為24.3MHz，需要六相垂直驅(qū)動(dòng)脈沖和兩相水平驅(qū)動(dòng)脈沖來驅(qū)動(dòng)。V1～V6為垂直脈沖輸入引腳，H1、H2為水平脈沖輸入引腳。在CCD曝光成像之后，首先會(huì)在驅(qū)動(dòng)脈沖的作用下將每一列成像勢(shì)阱中的電荷移送到旁邊的垂直寄存器(掩膜阱)中，在垂直驅(qū)動(dòng)脈沖的作用下，垂直寄存器組中所有像素電荷向下移動(dòng)一行，此時(shí)最下邊一行的像素電荷便被移送到水平寄存器中；之后在水平驅(qū)動(dòng)脈沖的作用下，水平寄存器中電荷被依次移出，經(jīng)放大形成電壓信號(hào)由VOUT引腳輸出，水平寄存器被移空后，所有余下的電荷又被下移一行，然后水平寄存器中的電荷再依次被移出。重復(fù)這個(gè)過程直至所有像素電荷被移出。

根據(jù)此款CCD的要求給其提供不同的垂直驅(qū)動(dòng)脈沖組合，CCD可以按三種不同的方式輸出圖像：幀輸出模式、高速輸出模式和聚焦輸出模式。幀輸出模式下，CCD的所有有效像素電荷全部輸出，圖像具有最高的分辨率，在輸出的過程中整幀圖像分成三個(gè)場(chǎng)分別輸出，之后再重組成一幅圖像，此時(shí)的輸出速度可達(dá)5幀/秒；高速輸出模式下圖像的輸出速度可達(dá)30幀/秒，在此模式下并不是將全部像素電荷輸出，相當(dāng)于每六行輸出一行，高速輸出模式可以滿足數(shù)碼相機(jī)的預(yù)覽功能；還有一種是為了實(shí)現(xiàn)圖像快速聚焦功能的聚焦輸出模式，此種模式下只將CCD中心區(qū)域的像素電荷輸出，輸出速度可達(dá)60幀/秒。
2.2 時(shí)鐘驅(qū)動(dòng)和模擬前端模塊
　　AD9995是一種面向數(shù)碼相機(jī)和便攜式錄像機(jī)開發(fā)的高度集成的CCD信號(hào)處理器。它由帶A/D轉(zhuǎn)換器的模擬前端(AFE)和一個(gè)可編程的時(shí)鐘發(fā)生器兩大功能模塊組成。由于AD9995把時(shí)序發(fā)生器和AFE集成在一塊芯片上(如圖3所示)，不但可減小PCB板的尺寸，同時(shí)也使高速信號(hào)在傳輸與處理時(shí)的噪聲得以降低，并減小了耗電量。在CCD工作前，有關(guān)驅(qū)動(dòng)脈沖的參數(shù)需由DSP通過三線式串行接口寫入時(shí)序發(fā)生器的相應(yīng)寄存器組中。通過外接主時(shí)鐘CLI，AD9995將產(chǎn)生CCD所需的水平及垂直驅(qū)動(dòng)脈沖以及AFE驅(qū)動(dòng)時(shí)鐘。模擬前端包括暗電流箝位器、雙相關(guān)采樣器、增益放大器和一個(gè)12位的A/D轉(zhuǎn)換器。

　CCD水平驅(qū)動(dòng)脈沖的周期和脈寬是固定不變的，而六相垂直驅(qū)動(dòng)脈沖卻是變化多樣，每相垂直驅(qū)動(dòng)脈沖的上升沿和下降沿時(shí)刻均會(huì)有所不同，在這里通過四個(gè)步驟設(shè)置AD9995中相應(yīng)的寄存器組來產(chǎn)生CCD所需要的驅(qū)動(dòng)脈沖。第一步通過VPAT0～VPAT9這10個(gè)寄存器組產(chǎn)生多至10組不同垂直驅(qū)動(dòng)脈沖組合(如圖4所示),每一種組合中的垂直驅(qū)動(dòng)脈沖V1～V6的上升沿和下降沿時(shí)刻均可分別定義。等二步在第一步定義的脈沖組合的基礎(chǔ)上組成不同垂直脈沖序列V－SEQUENCE(如圖5所示)。對(duì)應(yīng)一個(gè)垂直脈沖序列選擇一組垂直脈沖組合，并定義垂直脈沖組合在垂直脈沖序列中的起始時(shí)刻以及重復(fù)次數(shù)。第三步為一場(chǎng)(FIELD)圖像中的不同區(qū)域指定相應(yīng)的垂直脈沖序列(如圖6所示)。每一個(gè)場(chǎng)圖像可以包含多達(dá)7個(gè)不同的區(qū)域(RIGEON)；至多可以定義6個(gè)不同的圖像場(chǎng)。最后通過模式寄存器的設(shè)置把不同的場(chǎng)組成圖像輸出(如圖7所示)。在ICX432DQF的幀輸出模式中，根據(jù)驅(qū)動(dòng)脈沖要求，分別定義5組垂直脈沖組合、5組垂直脈沖序列、3個(gè)圖像場(chǎng)，最后通過模式寄存器把這些驅(qū)動(dòng)信號(hào)整合。
　　在驅(qū)動(dòng)脈沖的作用下，從CCD輸出的像素模擬電壓信號(hào)由CCDIN引腳輸送到AD9995的DIN引腳，經(jīng)AFE采樣、放大和A/D轉(zhuǎn)換后，由DOUT引腳以12位數(shù)字量輸出。
2.3 DSP及高速圖像數(shù)據(jù)的存儲(chǔ)
　　由于圖像的數(shù)據(jù)量非常巨大，而且要以24MHz的高速率將每一像素的數(shù)據(jù)輸出，所以高速圖像數(shù)據(jù)的實(shí)時(shí)存儲(chǔ)是圖像采集系統(tǒng)的關(guān)鍵環(huán)節(jié)。本系統(tǒng)采用ADI公司新近推出的ADSP-BF533高性能數(shù)字信號(hào)處理芯片及外接SDRAM存儲(chǔ)器來實(shí)現(xiàn)圖像數(shù)據(jù)的傳輸與實(shí)時(shí)存儲(chǔ)。通常為使CCD輸出的高速數(shù)據(jù)流與外部總線接口較低的傳輸速度相匹配，必須使用FIFO作為數(shù)據(jù)緩沖器，之后再由DSP讀取。然而，利用ADSP_BF533系列DSP芯片中的PPI(Parallel Peripheral Interface)卻可以很容易地實(shí)現(xiàn)DSP與高速ADC和DAC的無縫連接。通過PPI和DMA的組合使用，可以有效地獲取、存儲(chǔ)和傳輸圖像數(shù)據(jù)，大大減少了實(shí)時(shí)圖像處理應(yīng)用中內(nèi)核處理器的開銷，可編程和可設(shè)置性也減少了外部元器件。在系統(tǒng)中，由AD9995并行輸出的高速數(shù)據(jù)送到DSP的PPI，并在直接存儲(chǔ)控制器(DMA)的控制下寫入SDRAM存儲(chǔ)器。

2.3.1 PPI接口功能與原理
　　ADSP_BF533芯片提供的PPI是一種多功能并行接口，數(shù)據(jù)線寬度可以在8位～16位之間設(shè)置。PPI支持雙向數(shù)據(jù)流，能夠與高速A/D轉(zhuǎn)換器、D/A轉(zhuǎn)換器或其它通用外圍設(shè)備直接并行連接，適合大量數(shù)據(jù)的高速連續(xù)輸入與輸出。它包括三條同步信號(hào)線和一個(gè)與外部時(shí)鐘相連的時(shí)鐘引腳。在本系統(tǒng)中，PPI時(shí)鐘由AFE9995的像素輸出時(shí)鐘DCLK驅(qū)動(dòng)，PPI可以在驅(qū)動(dòng)時(shí)鐘頻率高達(dá)65MHz的情況下接收數(shù)據(jù)，所以完全能夠滿足本系統(tǒng)中CCD 24MHz速率的像素?cái)?shù)據(jù)傳輸。根據(jù)經(jīng)A/D轉(zhuǎn)換后的數(shù)據(jù)寬度設(shè)置PPI的數(shù)據(jù)線寬度為12位，由AD9995輸出的水平同步信號(hào)HD和垂直同步信號(hào)VD分別輸入PPI的PPI_FS1和PPI_FS2同步信號(hào)引腳(如圖8所示)。
　　從CCD輸出的像素信號(hào)并不都是有用的，每一行中在有效像元前后都存在一些黑(OPTICAL BLACK)像素，和一些啞(DUMMY)像素，同樣在一場(chǎng)有效輸出前后也存在著一些啞行，所以由AFE輸出的有效圖像數(shù)據(jù)中間有一定的行間隔和場(chǎng)間隔。當(dāng)HD同步信號(hào)輸入到PPI的FS1后，需要等待若干時(shí)鐘周期才開始有效像元數(shù)據(jù)的傳輸，這時(shí)可通過延遲計(jì)數(shù)寄存器(PPI_DELAY)來設(shè)置需要等待的時(shí)鐘周期數(shù)。另外，還要在PPI_COUNT和PPI_FRAME寄存器中分別設(shè)定每一行的像素?cái)?shù)和每一場(chǎng)圖像的行數(shù)，這樣便確定了每一次PPI調(diào)用中所要傳輸?shù)臄?shù)據(jù)量。

2.3.2 DMA的調(diào)用
　　在CCD數(shù)據(jù)采集這種數(shù)據(jù)量非常大的情況下，PPI 接口只有在DMA引擎的配合下，系統(tǒng)才能發(fā)揮它的高效能。雖然對(duì)圖像數(shù)據(jù)進(jìn)行的傳輸也可由軟件實(shí)現(xiàn)，但將消耗掉大量的CPU時(shí)鐘周期，使DSP的高速數(shù)據(jù)處理能力難以發(fā)揮。因?yàn)橛辛薉MA獨(dú)立負(fù)責(zé)數(shù)據(jù)傳輸，在系統(tǒng)內(nèi)核對(duì)DMA初始設(shè)置并啟動(dòng)后，便不再需要內(nèi)核參與，DMA控制器直接把圖像數(shù)據(jù)從PPI接口傳輸至SDRAM存儲(chǔ)器進(jìn)行存儲(chǔ)。于是，在有效地解決了大批量圖像數(shù)據(jù)傳輸這一速度瓶頸的同時(shí)，又能讓DSP處理器專心從事算法處理工作，極大地提高了系統(tǒng)的并行性能。
　　ADSP-BF533的DMA可以控制六種類型的數(shù)據(jù)傳輸：內(nèi)部存儲(chǔ)器之間、內(nèi)部存儲(chǔ)器－外部存儲(chǔ)器、存儲(chǔ)器－SPI接口、存儲(chǔ)器－SPORT接口、存儲(chǔ)器－UART接口、存儲(chǔ)器－PPI接口。本系統(tǒng)使用PPI接口與外部存儲(chǔ)器SDRAM之間的DMA傳輸。DMA的建立需要如下步驟：(1)設(shè)置寄存器DMA1_0_START_ADDR_REG，寫入目標(biāo)地址值；(2)設(shè)置寄存器DMA1_0_X_COUNT_REG，寫入傳輸次數(shù)；(3)設(shè)置寄存器DMA1_0_X_MODIFY_REG，寫入每次數(shù)據(jù)傳